Guía Hardware

Roadmap de los nodos de fabricación de los chips del futuro

Actualizado a: 19 de enero de 2024

Los chips siguen avanzando, especialmente en cuanto al nodo o proceso de fabricación, es decir, a la litografía. Si quieres conocer más sobre los chips del futuro y qué tipo de proceso emplearán para fabricar los transistores e interconexiones necesarias, te invito a leer este artículo con la hoja de ruta marcada por el IMEC, la institución europea que marca el destino de la industria de los semiconductores…

También te puede interesar conocer:

Introducción

Foundry

IMEC ha presentado una hoja de ruta tecnológica de las próximas décadas que busca superar los logros de la industria en décadas anteriores. Según IMEC, se aprovechará la experiencia en semiconductores para innovar en profundidad en los niveles de tecnología, sistemas y aplicaciones. Esto implica colaborar con diversos campos, como ciencia de materiales, biomedicina, industria farmacéutica, inteligencia artificial, entre otros.

IMEC es un centro de investigación y desarrollo líder en la industria de semiconductores. Su enfoque principal es impulsar la innovación en tecnologías de vanguardia, colaborando con diversas disciplinas y sectores para desarrollar soluciones avanzadas. Y está situado en Europa, junto con ASML, representan las joyas de la industria semiconductores, y sin ellas otros como Intel, TSMC, GlobalFoundries, etc., no podrían fabricar chips…

La creación de ecosistemas prósperos de tecnología en profundidad se ha vuelto prioritaria para enfrentar los desafíos del siglo XXI, desde la medicina y la escasez de alimentos hasta el cambio climático y la contaminación del aire. Según Van den hove, estos desafíos requieren soluciones tecnológicas profundas y eficientes que gestionen grandes volúmenes de datos.

La industria de los semiconductores ha dependido durante mucho tiempo del escalado tradicional basado en la ley Dennard, que ha proporcionado mejoras en rendimiento, densidad, potencia y costo reducido. Sin embargo, esta versión unidimensional de la hoja de ruta puede no ser suficiente para el futuro. Es necesario adaptar los dispositivos a aplicaciones específicas.

El escalado tradicional se está enfrentando a múltiples desafíos en términos de potencia, rendimiento, escalado y costo. La reducción basada en la litografía se vuelve cada vez más difícil, lo que ha llevado a la necesidad de una paralelización masiva. El rendimiento del sistema se ve afectado por las limitaciones en la ruta de datos entre el procesador y la memoria, especialmente en aplicaciones de inteligencia artificial.

Otro desafío es la gestión de la energía y el calor disipado en los chips, lo que requiere nuevas técnicas de enfriamiento. Además, los costos están aumentando, lo que debe compensarse con un mayor nivel de complejidad.

Para superar estos desafíos, se necesitarán múltiples enfoques, como la reducción dimensional, el desarrollo de nuevos interruptores/transistores, el uso de la tercera dimensión y la optimización del diseño a nivel de sistema. Más información aquí

¿Qué es un process node?

Foundry, maquinaria

En la industria de los semiconductores, el término «process node» se refiere a una medida estándar que indica la tecnología utilizada en la fabricación de chips de silicio. Específicamente, se refiere al tamaño de los componentes clave en un chip, como los transistores y las interconexiones.

El process node se expresa típicamente en nanómetros o nm (aunque también se está haciendo en Angstrons) y representa la distancia mínima entre los componentes en el chip. Por ejemplo, un process node de 10 nm indica que la distancia mínima entre los transistores es de 10 nm. O un proceso o nodo Intel 15A significa que tiene 1.5 nm o 15 Angstrons.

A medida que avanza la tecnología, los process nodes se vuelven más pequeños, lo que permite la fabricación de chips más densos y eficientes desde el punto de vista energético. Los process nodes más pequeños generalmente implican mejores características, como transistores más rápidos y menor consumo de energía. Menores dimensiones en los transistores implica un proceso de conmutación más rápido, lo que es positivo de cara a aumentar la frecuencia de reloj. También baja la energía necesaria para la conmutación, lo que es al final un chip más eficiente, ya que no se necesitará tanto voltaje para pasar de un transistor 0 a 1 o viceversa. Y, tampoco hay que olvidar que también se podrán agrupar más transistores por unidad de superficie, lo que implica poder crear un circuito más complejo y de más rendimiento o con más funciones.

Cada nuevo process node representa un avance tecnológico en la fabricación de semiconductores y suele ser anunciado por los principales fabricantes de chips. Los principales nombres de process nodes incluyen 7 nm, 5 nm, 3 nm, entre otros. Cada nuevo process node implica desafíos técnicos adicionales y costos más altos de fabricación, pero también puede ofrecer mejoras significativas en el rendimiento y la eficiencia de los chips.

Necesidades para los chips del futuro

Se puede decir que para lo descrito anteriormente sobre las estimaciones del IMEC, se necesitan superar una serie de retos y aplicar ciertas tecnologías para ello. En este sentido tenemos:

EUV High-NA

Imec ha sido un lugar clave para los avances en la tecnología de litografía de EUV (Extreme Ultraviolet), ha experimentado un crecimiento fenomenal en los últimos tiempos con la adopción de EUV en la fabricación a gran escala. Van den hove afirmó que EUV ha demostrado ser efectivo en el nodo de cinco nanómetros, aunque el camino hasta su implementación fue más desafiante de lo previsto inicialmente. Sin embargo, gracias al compromiso de empresas como ASML y Zeiss, se logró superar esos obstáculos.

La versión actual de EUV se espera que sea aplicable en generaciones futuras, incluso hasta el nodo de dos nanómetros. Sin embargo, para seguir avanzando, se necesitará una nueva versión de EUV que requiera lentes más grandes y nuevas plataformas de sistemas. El desarrollo de estas lentes representa un desafío técnico sin precedentes, ya que se requerirá una precisión asombrosa de 20 picómetros en una lente con un diámetro de un metro. Para ilustrar esta precisión, Van den hove comparó el pulido de la Tierra con la precisión del grosor de un cabello humano, lo cual es asombroso.

Imec y ASML están trabajando conjuntamente en el establecimiento de un laboratorio de alta NA (Alta Apertura Numérica o high-Numerical Aperture) para abordar los desafíos asociados con la introducción de EUV de alta NA. Este laboratorio, conectado a una línea de producción, estará equipado con las capacidades de metrología más avanzadas. El objetivo es abordar proactivamente los desafíos y reducir el tiempo de desarrollo necesario para implementar EUV de alta NA en la fabricación. Van den hove mencionó que el tiempo para lograrlo será mucho menor que el requerido para la implementación de EUV convencional, con un plazo de solo tres años.

En este sentido, Imec está llevando a cabo un programa intensivo para desarrollar los componentes clave necesarios, como tecnología de máscaras y materiales que utilizan resistencia UV húmeda o seca, así como métodos de metrología y caracterización óptica. El objetivo es eliminar los riesgos asociados con la introducción de EUV de alta NA en la fabricación y garantizar una transición exitosa hacia esta tecnología avanzada en un plazo más corto.

FinFET, GAAFET, cFET…

chips del futuro

El IMEC presentó diversas propuestas de innovaciones para lograr arquitecturas de transistores disruptivas que permitan una mayor escalabilidad. Una de ellas es un dispositivo de compuerta integral construido utilizando una pila de nanohojas, mientras que otra es un nuevo concepto de transistor denominado dispositivo de hoja de horquilla, en el cual los transistores de canal N y P se acercan entre sí.

El dispositivo de hoja de horquilla se considera una extensión del concepto de nanohoja convencional y se espera que se introduzca en la generación equivalente a un nanómetro. También se describió una opción en la que los transistores de canal N y P se apilan verticalmente, conocido como dispositivo FET complementario (cFET). El avance en estas arquitecturas permitiría un paso significativo en la reducción del tamaño de las celdas. Sin embargo, esto implicaría esquemas de contacto más complejos para conectar las áreas de fuente y drenaje. Van den hove mencionó que se han desarrollado esquemas de integración que optimizan los procesos de creación de patrones y la deposición de materiales sofisticados para habilitar estas estructuras de contacto.

Otra innovación propuesta es la reducción del grosor de los canales de silicio para disminuir la longitud del canal. Para lograr esto, se podrían utilizar nuevos materiales, reemplazando el silicio por materiales 2D como sulfuros o seleniuros de tungsteno o molibdeno, que son monocapas atómicamente planas. Van den hove destacó que se han logrado fabricar las primeras versiones de dispositivos utilizando equipos de 300 milímetros, lo que demuestra el avance en esta dirección.

En definitiva, varias innovaciones para arquitecturas de transistores disruptivas que permitan una mayor escalabilidad. Estas incluyen el dispositivo de compuerta integral, el dispositivo de hoja de horquilla y el dispositivo FET complementario. Además, se propone la reducción del grosor de los canales de silicio y el uso de nuevos materiales 2D de un solo átomo de grosor. Estos avances representan un paso importante hacia la reducción del tamaño de las celdas y se están logrando avances con la fabricación importantes.

¿Y los chips del futuro en las próximas décadas?

chip binning

Ya se cumplen casi 2/3 de siglo desde la invención del transistor, y desde entonces ha avanzado mucho la industria de los semiconductores. El futuro está puesto en materiales que van más allá del silicio, y en esas nuevas tecnologías y estructuras de las que he hablado anteriormente.

Es muy complejo hacer predicciones en lo que va a ocurrir en las próximas décadas, más allá de lo que el IMEC está desarrollando. De hecho, si miramos atrás, muchas cosas de las que se creían posibles en el futuro no han sucedido, otras en cambio se han superado con creces. Hacer predicciones en un sector tan revolucionario como éste es algo complejo.

Sin embargo, algunos expertos en la industria ya anticipan mejoras en las interconexiones, la lógica, nuevas tecnologías de fabricación, nuevos materiales y estructuras, así como el empaquetado 3D que permitirá incluso crear memorias flash NAND de hasta 1000 capas, lo que es toda una locura, pero así será. Pese a todos estos cambios que nos esperan, hay que tener en cuenta algunos detalles….

¿Adiós al silicio? Nada de eso…

La industria está constantemente explorando nuevos materiales, pero es probable que el CMOS de silicio siga siendo dominante en el futuro previsible. El silicio es un sistema de material bien establecido en los transistores y resulta difícil de superar. Aunque se han investigado materiales como el germanio de silicio y los materiales III-V, su implementación en productos comerciales ha llevado mucho tiempo.

A pesar de algunas limitaciones, el CMOS de silicio sigue siendo el material más comprendido y probado. Muchos analistas y expertos tienen sus dudas acerca de cómo se podrían implementar los materiales 2D como candidatos en los próximos 10 a 20 años, ya que su movilidad no alcanza los niveles observados en el silicio.

Sin embargo, existe un optimismo considerable en relación al apilamiento de materiales 2D y su potencial para mejorar la movilidad. El apilamiento de nanohojas ha demostrado avances significativos en la tecnología gate-all-around, y la comunidad científica está trabajando arduamente para abordar los desafíos asociados. Se espera que el apilamiento sea una opción clave para los dispositivos con materiales 2D, con niveles apilados de transistores nMOS y pMOS.

En este sentido, desde el IMEC mencionan que se requerirá el apilamiento de dispositivos fabricados con materiales 2D, ya que resulta difícil imaginar una disposición plana o finFET con nMOS-pMOS-nMOS-pMOS uno al lado del otro. Para lograr esto, será necesario el apilamiento de silicio seguido del reemplazo del material del canal. Sin embargo, se reconoce que aún se debe abordar la cuestión de la tensión en estos dispositivos apilados. Desde Intel también señala que el apilamiento permitirá combinar diferentes materiales con distintas longitudes atómicas y sustratos, ofreciendo así más opciones en comparación con las configuraciones no apiladas. Con el avance de los procesos de enlace híbrido, se espera que se logren procesos más similares a los de los productos comerciales, lo que eventualmente permitirá la implementación a nivel de transistor.

En definitiva, aunque se exploran constantemente nuevos materiales, el CMOS de silicio seguirá siendo el material dominante en el corto plazo. Aunque existen dudas sobre la implementación de materiales 2D en los próximos años, se muestra optimismo en relación al apilamiento de estos materiales para mejorar la movilidad. Sin embargo, todavía existen desafíos técnicos por superar, como la tensión en los dispositivos apilados.

¿Llegaremos a los límites de la DRAM?

Como he comentado en el apartado anterior, el apilamiento y la unión híbrida no son tareas sencillas. Señaló que si bien es posible apilar, el desafío radica en hacerlo de manera rentable. Se puede aprender mucho sobre el apilamiento de NAND 3D observando las herramientas utilizadas en este proceso.

En cuanto a las necesidades de interconexión, la importancia de reducir la disipación térmicas y explorar materiales alternativos es vital. Los participantes de la discusión también hablaron sobre la creciente tendencia hacia la interconexión en la parte posterior de los dispositivos. A medida que las dimensiones se acercan a la escala de varios nanómetros, se vuelve cada vez más difícil el diseño, la superposición y la apertura de todas las vías de interconexión en la parte frontal.

Desde el NIST también se hizo hincapié en la necesidad de mantener la precisión y la exactitud en la metrología. Destacó la importancia de mejorar nuestra capacidad para resolver problemas a mayor escala y con mayor precisión. Mencionó que, aunque en el pasado la pureza de los materiales en partes por millón (ppm) era suficiente, es posible que ahora estemos avanzando hacia partes por mil millones (ppb), lo que requerirá innovaciones en los servicios de medición estándar en toda la cadena de suministro y el ciclo de vida del producto.

Micron se centró en la escalabilidad de los dispositivos DRAM y señaló que hay límites fundamentales en ciertas partes de la estructura de DRAM, como el condensador. A medida que las dimensiones se reducen, los contactos se vuelven aún más pequeños y se hace necesario abordar desafíos como las fugas de corriente. Ramaswamy resaltó que el condensador sigue siendo un componente crítico en la escala de DRAM y mencionó la importancia de encontrar materiales dieléctricos adecuados que ofrezcan buen desplazamiento de la banda de conducción y bajos niveles de fuga.

En cuanto a los dispositivos de memoria alternativos, los expertos coincidieron en que tanto la NAND como la DRAM son tecnologías muy sólidas y difíciles de superar. Sin embargo, se reconoció que las memorias emergentes podrían llenar ciertos vacíos y encontrar aplicaciones complementarias. La capacidad de apilamiento con enlace híbrido podría permitir nuevos usos para la DRAM, como la adición de una capa adicional de caché en niveles superiores a la memoria caché de nivel 3. Además, se destacó que la producción a gran escala de DRAM y los empaques avanzados ofrecen oportunidades interesantes para su uso en combinación con otras tecnologías de memoria.

Otro tema importante fue la transición hacia la computación cercana o en memoria, que busca reducir la brecha entre la memoria y el procesamiento para mejorar la eficiencia energética. Los participantes reconocieron la importancia de esta tendencia en términos de sostenibilidad y eficiencia energética, pero también enfatizaron que llevará tiempo resolver los desafíos asociados.

¿Hasta cuándo se podrá exprimir la EUV?

La implementación de la litografía EUV se consideraba opcional para los nodos de 16/14 nm, pero se ha vuelto esencial para los nodos de 7 nm y más pequeños. Sin embargo, a medida que nos acercamos a los 5 nm, el EUV está llegando a sus límites y las principales fundiciones (Samsung, Intel, TSMC) están explorando opciones como el EUV de alta NA (0,55) y más allá. La gran pregunta es: ¿qué vendrá después de eso? ¿Se utilizará un enfoque sin máscaras o se explorará alguna forma de autoensamblaje?

Según Intel, se espera que el EUV de alta NA entre en producción en 2025. Incluso con herramientas EUV de mayor NA en el futuro, es posible que se requieran esquemas de patrones de duplicación o cuádruple de tono para lograr una escala dimensional continua. Sin embargo, no ven un éxito fundamental en esta área en los próximos seis u ocho años.

La metrología se presenta como una barrera para avanzar hacia el nodo de 1 nm y por debajo, especialmente con la creciente cantidad de estructuras 3D. NIST señala que la ciencia de las mediciones no ha avanzado al mismo ritmo que el EUV. Surge la pregunta de si es posible realizar mediciones en un entorno de alto volumen con EUV, o si hemos llegado a un límite donde no podemos visualizar adecuadamente lo que estamos haciendo. Sin embargo, también se considera que existen muchas oportunidades en esta área.

En cuanto al autoensamblaje, no parece ser una competencia directa para los enfoques de patrones existentes. En cambio, se pueden utilizar múltiples enfoques en conjunto y para diferentes capas de metal, lo que permite una mayor versatilidad en el proceso de fabricación.

Flash NAND de más de 1000 capas ¿?

Actualmente, se encuentra en marcha la transición de más de 200 a 1000 capas en la tecnología NAND, pero esta transición requerirá nuevos materiales, arquitecturas NAND y mejoras en los equipos de fabricación para lograr un mayor rendimiento.

Según Micron, actualmente están trabajando con 232 capas y esperan alcanzar las 1000 capas, probablemente para fines de la década. Para lograr esto, se necesitarán procesos críticos de grabado, deposición y relleno. Es fundamental contar con una hoja de ruta de equipos que pueda mantenerse al día con la escala tecnológica. En la actualidad, no se dispone de la capacidad para fabricar 1000 capas y todos los procesos deben ser rentables y cumplir con las tolerancias adecuadas.

Lee también está de acuerdo en la necesidad de escalar la pila de capas, ya que no es posible seguir aumentando el número de pisos. Además, es necesario escalar el proceso de grabado con una alta relación de aspecto, lo cual representa una gran preocupación. Hace algunos años, Lee mencionó en un foro que si se entrega una herramienta capaz de grabar 12 obleas por hora, eso supondría un problema, pero la situación ha empeorado desde entonces. Sin embargo, confía en que los ingenieros encontrarán una solución para superar este desafío.

Computación cuántica: algo muy lejano

El futuro de la computación cuántica y cómo se utilizará sigue siendo una gran incógnita. Podría ser una gran solución a todo lo anterior, pero es un paradigma muy joven y aún muy verde.

Según IBM, la computación cuántica no tiene como objetivo reemplazar el transistor CMOS convencional. Su función principal es resolver problemas matemáticos que las computadoras clásicas digitales no pueden abordar. Si bien hemos desarrollado muchas aproximaciones para resolver estos problemas, en algunos casos funcionan bien, pero en otros no tanto. La computación cuántica proporcionará soluciones para estos casos.

Hemos presenciado una mejora constante en la generación y coherencia de los qubits, que son los bloques fundamentales de información en la computación cuántica. Recientemente, se anunció el primer procesador con 433 qubits, y existen metas claras para aumentar el rendimiento en términos de velocidad, escala y calidad. Riel se muestra optimista y señala que la industria del silicio ha demostrado la importancia de tener una hoja de ruta clara. La computación cuántica no reemplazará al transistor, sino que lo complementará y ampliará sus capacidades.

Es importante recordar que la concepción de los dispositivos cuánticos se remonta a 1925, cuando Julius Edgar Lilienfeld ideó un amplificador de estado sólido. Esto demuestra que la industria tiene una buena capacidad para tener visiones a largo plazo y cumplirlas, incluso a pesar del tiempo que puede llevar su desarrollo.

Conclusión

El futuro de los semiconductores es algo incierto cuando se habla de más allá de las próximas décadas, ya que no todo está muy claro incluso dentro de los propios expertos del sector. Materiales que aparecieron como verdaderas panaceas no han terminado de cuajar, como es el grafeno, entre otros. Por tanto, parece que el silicio seguirá entre nosotros por mucho tiempo, aunque podrían aparecer algunas soluciones híbridas en unos años….

Jaime Herrera

Jaime Herrera

Técnico electrónico y experto en el sector de los semiconductores y el hardware. Con una amplia y sólida trayectoria en el campo de la electrónica, he acumulado una extensa experiencia. Mi pasión por la tecnología y la informática me ha impulsado a dedicar décadas de mi vida al estudio y desarrollo de soluciones en este fascinante sector. Como técnico electrónico, he tenido el privilegio de trabajar en una variedad de proyectos y desafíos, lo que me ha permitido adquirir un profundo conocimiento y experiencia en la creación, diseño y mantenimiento de dispositivos electrónicos.

>
Guía Hardware
Logo